AI自主设计推理芯片：Architect Labs将硬件开发周期从数年压缩至两周

AI模型在数月内就会发生转变，但运行它们的芯片却早在数年前就已锁定。一家初创公司的研究人员表示，AI本身可通过运行从书面规格到可运行FPGA实现的完整设计流程，将这一周期缩短至数周。

在一篇发表于8月的论文中， 初创公司Architect Labs 描述了其AI系统Architect Labs Platform如何仅依据一份书面规格、无需规格以下的人工干预，设计出一款 小型、低功耗推理芯片，该芯片被命名为Redwood。在其实验中，两名人类架构师编写了一份高层次芯片规格；随后该系统负责性能建模、生成数字硬件描述、测试并验证设计，并产出固件与内核。截至目前，Redwood仅在FPGA上运行，尚未以硅基形式流片制造。

据研究人员称，整个设计流程耗时不到两周。一旦规格变更得到验证，修改后的设计可在不到48小时内重新部署至FPGA。研究人员指出，在传统流程中，各设计阶段一旦推进即被冻结，变更要么临时处理，要么留待下一代产品。

然而，接下来的关键问题是：此次演示能否转化为实际流片的硅基芯片？其相对于英伟达（Nvidia）的性能优势基于预测结果，这些预测经FPGA实测结果校准，针对的是尚未建成的三星（Samsung）8纳米级工艺实现方案。下一步，研究人员计划将Redwood扩展至更大规模的模型与互连结构，并进入物理设计、流片（tapeout）及流片后验证阶段。

如果该设计在流片硅基芯片中仍能保持性能，更深远的影响或许不在于Redwood本身，而在于设计周期本身：硬件团队将能够围绕快速变化的AI工作负载进行迭代，而非提前数年就对未来模型所需功能做出假设并予以固化。

Architect Labs的研究人员写道：“我们认为，AI在硬件设计中的机遇并非局限于加速现有流程中的特定任务，而在于对整个流程本身的重构。” 

AI如何运行完整的芯片设计流程

仅14%的集成电路（IC）和专用集成电路（ASIC） 项目在2024年实现了首次流片成功，这是二十年来的最低比率。根据西门子EDA（Siemens EDA）委托Wilson Research Group开展的一项功能验证研究， 75%的项目进度落后于计划。。

因此，Architect Labs的研究人员写道，芯片设计决策“在高度不确定性下被锁定，并为此付出双重代价”——“一次是为对冲风险而增加的通用性所付出的成本，另一次则是当新工作负载无法良好适配已冻结的硅基芯片时所付出的成本。”

研究人员还指出，迄今为止AI生成的硬件项目也仅限于简单或小规模组件。

Architect Labs表示，其Redwood AI加速器从零开始，由AI系统端到端完成设计、验证、编程与部署。据研究人员称，所有模块均在无人类验证工程师参与的情况下达到95%的代码覆盖率与功能覆盖率。研究人员报告称，首个从仿真送入现场可编程门阵列（FPGA）的RTL设计中未发现任何缺陷；且将优化运行迁移至FPGA后，运行时间从15小时缩短至15至30分钟。

据研究人员称，该系统能在相同时间内探索比人类团队大一个数量级的微架构搜索空间。针对某一矢量引擎，它生成并验证了多个设计方案，这些方案在控制逻辑与数据通路方面各不相同，并经过数天工作以满足面积与时序约束条件。

研究人员解释道，人类专家利用功能、面积、性能、时序与功耗反馈来调整规格，系统则据此重新生成并再次验证设计。软件到硅基的整套技术栈被压缩为“单一优化循环，其中硬件与软件在统一目标下协同设计与验证。” 

Redwood的构建方式

Redwood旨在解决三个实际问题：延迟、功耗与可预测性。 

数据尽可能靠近计算单元存放，以减少来回传输的需求。该芯片采用由相同构建模块（“单元”）组成的网格结构。每个单元执行特定的工作切片，并将其传递给相邻单元。数据按预设模式流动，而非反复（且非必要地）从共享内存中提取。 

Redwood通过将控制逻辑与计算单元分离来节约功耗；逻辑部分可降频或关断。片上网络中的近内存计算与流控机制减少了因数据移动而浪费的能量。一个全局定时器对每个内核进行调度，使整个过程更具可预测性。 

在FPGA上实测，于硅基芯片上预测

在性能分析中，研究人员评估了一种名为Redwood Nano的特定配置，即该设计的FPGA变体，并将其与英伟达（Nvidia）Jetson Orin Nano进行对比；研究人员将后者用作边缘AI领域的商用基准。

实测结果显示，Redwood Nano在FPGA上以250兆赫兹频率运行Qwen3 0.6B大语言模型（LLM）时，平均吞吐量为每秒12.1个token。相比之下，Jetson Orin Nano以1020兆赫兹频率运行，平均吞吐量为每秒28个token。 

相对于英伟达的优势仅体现在研究人员对流片硅基芯片的预测中。他们采用与英伟达Jetson Orin Nano所用工艺相当的三星8纳米级制程进行预测，预计Redwood Nano将达到每秒49个token的吞吐量——为Jetson实测吞吐量的1.75倍——同时功耗约为其一半（1.335瓦 vs. 2.59瓦），单位功耗性能提升达3.4倍。他们估计其NPU模块面积仅为2.88平方毫米。

研究人员将另一项实验表征为一种早期形式的递归式自我改进，尽管其范围远窄于该术语通常所指的自主、自我改进模型。他们将Qwen3部署于Redwood之上，将其作为推理端点接入其AI系统，并反复对其进行采样。该模型为其自身多项运算发现了多个时序改进方案与内核优化方案。

研究人员写道：“我们认为这是递归式自我改进最早期的演示之一：一个AI系统设计了一款AI加速器，将一个AI模型部署于其上，并利用该模型改进下一代加速器。”Architect Labs在一篇博客文章中表示 其正致力于在台积电（TSMC）实现Redwood的流片。